Intel Chip ID FPGA IP Cores

Fiecare FPGA Intel® acceptat are un ID unic de cip pe 64 de biți. ID cip Miezurile IP Intel FPGA vă permit să citiți acest ID cip pentru identificarea dispozitivului.

Informații conexe

• Introducere în Intel FPGA IP Cores
  • Oferă informații generale despre toate nucleele IP Intel FPGA, inclusiv parametrizarea, generarea, actualizarea și simularea nucleelor ​​IP.
• Generarea unui script de configurare a simulatorului combinat
  • Creați scripturi de simulare care nu necesită actualizări manuale pentru actualizări de software sau de versiune IP.

Suport dispozitiv

Core IP	Dispozitive acceptate
ID chip Intel Stratix® 10 FPGA IP core	Intel Stratix 10
Chip ID unic Intel Arria® 10 FPGA IP core	Intel Arria 10
ID unic de cip Intel Cyclone® 10 GX FPGA IP de bază	Intel Cyclone 10 GX
ID unic de cip Intel MAX® 10 FPGA IP	Intel MAX 10
ID unic de cip Intel FPGA IP core	Stratix V Arria V Cyclone V

Informații conexe

• ID unic de cip Intel MAX 10 FPGA IP Core

ID cip Intel Stratix 10 FPGA IP Core

• Această secțiune descrie nucleul IP Intel Stratix 10 FPGA ID chip.

Descrierea funcțională

Semnalul data_valid începe la nivel scăzut în starea inițială în care nu sunt citite date de pe dispozitiv. După ce a furnizat un impuls de la mare la scăzut la portul de intrare readid, ID-ul cipului Intel Stratix 10 FPGA IP citește ID-ul unic al cipului. După citire, nucleul IP afirmă semnalul data_valid pentru a indica faptul că valoarea unică a ID-ului cipului la portul de ieșire este gata pentru recuperare. Operația se repetă numai când resetați nucleul IP. Portul de ieșire chip_id[63:0] păstrează valoarea ID-ului unic al chipului până când reconfigurați dispozitivul sau resetați miezul IP.

Nota: Nu puteți simula miezul IP de identificare a cipului deoarece nucleul IP primește răspunsul la datele de identificare a cipului de la SDM. Pentru a valida acest nucleu IP, Intel vă recomandă să efectuați o evaluare hardware.

Porturi

Figura 1: ID chip Intel Stratix 10 FPGA IP Core Ports

Tabelul 2: ID chip Intel Stratix 10 FPGA IP Core Ports Descriere

Port	I/O	Dimensiune (bit)	Descriere
clkin	Intrare	1	Furnizează semnal de ceas către blocul de identificare a cipului. Frecvența maximă acceptată este echivalentă cu ceasul sistemului dumneavoastră.
resetare	Intrare	1	Resetare sincronă care resetează nucleul IP. Pentru a reseta miezul IP, afirmați semnalul de resetare ridicat pentru cel puțin 10 cicluri clkin.
date_valid	Ieșire	1	Indică faptul că ID-ul unic al cipului este gata pentru extragere. Dacă semnalul este scăzut, miezul IP este în starea inițială sau în curs de încărcare a datelor de la un ID siguranței. După ce nucleul IP afirmă semnalul, datele sunt gata pentru preluare la portul de ieșire chip_id[63..0].
chip_id	Ieșire	64	Indică ID-ul unic al cipului în funcție de locația respectivă a ID-ului siguranței. Datele sunt valide numai după ce nucleul IP afirmă semnalul data_valid. Valoarea la pornire se resetează la 0. Portul de ieșire chip_id [63:0] păstrează valoarea ID-ului unic al cipului până când reconfigurați dispozitivul sau resetați miezul IP.
readid	Intrare	1	Semnalul readid este utilizat pentru a citi valoarea ID de pe dispozitiv. De fiecare dată când valoarea semnalului schimbă de la 1 la 0, nucleul IP declanșează operația de citire a ID-ului. Trebuie să conduceți semnalul la 0 când nu este utilizat. Pentru a porni operațiunea de citire a ID-ului, conduceți semnalul la nivel ridicat timp de cel puțin 3 cicluri de ceas, apoi trageți-l jos. Nucleul IP începe să citească valoarea ID-ului cipului.

Accesarea chip ID Intel Stratix 10 FPGA IP prin Signal Tap

Când comutați semnalul readid, nucleul IP Intel Stratix 10 FPGA de cip începe să citească ID-ul cipului de pe dispozitivul Intel Stratix 10. Când ID-ul cipului este gata, nucleul IP FPGA Intel Stratix 10 FPGA afirmă semnalul data_valid și încheie JTAG acces.

Nota: Permiteți o întârziere echivalentă cu tCD2UM după configurarea completă a cipului înainte de a încerca să citiți ID-ul unic al cipului. Consultați fișa tehnică a dispozitivului respectiv pentru valoarea tCD2UM.

Resetarea ID-ului chipului Intel Stratix 10 FPGA IP Core

Pentru a reseta nucleul IP, trebuie să activați semnalul de resetare timp de cel puțin zece cicluri de ceas.

Nota

1. Pentru dispozitivele Intel Stratix 10, nu resetați nucleul IP până la cel puțin tCD2UM după inițializarea completă a cipului. Consultați fișa tehnică a dispozitivului respectiv pentru valoarea tCD2UM.
2. Pentru instrucțiunile de instanțiere de bază pentru IP, trebuie să consultați secțiunea Intel Stratix 10 Reset Release IP din Ghidul utilizatorului de configurare Intel Stratix 10.

Informații conexe

Ghidul utilizatorului de configurare Intel Stratix 10

• Oferă mai multe informații despre Intel Stratix 10 Reset Release IP.

ID chip Intel FPGA IP Cores

Această secțiune descrie următoarele nuclee IP

• Chip ID unic Intel Arria 10 FPGA IP core
• ID unic de cip Intel Cyclone 10 GX FPGA IP de bază
• ID unic de cip Intel FPGA IP core

Descrierea funcțională

Semnalul data_valid începe la nivel scăzut în starea inițială în care nu sunt citite date de pe dispozitiv. După ce a transmis un semnal de ceas la portul de intrare clkin, nucleul IP Intel FPGA ID-ul cipului citește ID-ul unic al cipului. După citire, nucleul IP afirmă semnalul data_valid pentru a indica faptul că valoarea unică a ID-ului cipului la portul de ieșire este gata pentru recuperare. Operația se repetă numai când resetați nucleul IP. Portul de ieșire chip_id[63:0] păstrează valoarea ID-ului unic al chipului până când reconfigurați dispozitivul sau resetați miezul IP.

Nota: Nucleul IP Intel Chip ID nu are model de simulare files. Pentru a valida acest nucleu IP, Intel vă recomandă să efectuați o evaluare hardware.

Figura 2: ID chip Intel FPGA IP Core Ports

Tabelul 3: ID chip Intel FPGA IP Core Ports Descriere

Port	I/O	Dimensiune (bit)	Descriere
clkin	Intrare	1	Furnizează semnal de ceas către blocul de identificare a cipului. Frecvențele maxime acceptate sunt următoarele: • Pentru Intel Arria 10 și Intel Cyclone 10 GX: 30 MHz. • Pentru Intel MAX 10, Stratix V, Arria V și Cyclone V: 100 MHz.
resetare	Intrare	1	Resetare sincronă care resetează nucleul IP. Pentru a reseta nucleul IP, afirmați semnalul de resetare ridicat pentru cel puțin 10 cicluri clkin(1). Portul de ieșire chip_id [63:0] păstrează valoarea ID-ului unic al cipului până când reconfigurați dispozitivul sau resetați miezul IP.
date_valid	Ieșire	1	Indică faptul că ID-ul unic al cipului este gata pentru extragere. Dacă semnalul este scăzut, miezul IP este în starea inițială sau în curs de încărcare a datelor de la un ID siguranței. După ce nucleul IP afirmă semnalul, datele sunt gata pentru preluare la portul de ieșire chip_id[63..0].
chip_id	Ieșire	64	Indică ID-ul unic al cipului în funcție de locația respectivă a ID-ului siguranței. Datele sunt valide numai după ce nucleul IP afirmă semnalul data_valid. Valoarea la pornire se resetează la 0.

Accesarea codului unic de cip Intel Arria 10 FPGA IP și ID-ului unic de cip Intel Cyclone 10 GX FPGA IP prin Signal Tap

Nota: ID-ul chipului Intel Arria 10 și Intel Cyclone 10 GX este inaccesibil dacă aveți alte sisteme sau nuclee IP care accesează JTAG simultan. De example, analizorul logic Signal Tap II, setul de instrumente transceiver, semnalele sau sondele din sistem și nucleul IP al controlerului SmartVID.

Când comutați semnalul de resetare, nucleele IP Unique Chip ID Intel Arria 10 FPGA și Unique Chip ID Intel Cyclone 10 GX FPGA IP încep să citească ID-ul chipului de pe dispozitivul Intel Arria 10 sau Intel Cyclone 10 GX. Când ID-ul cipului este gata, nucleele Unique Chip ID Intel Arria 10 FPGA IP și Unique Chip ID Intel Cyclone 10 GX FPGA IP afirmă semnalul data_valid și termină JTAG acces.

Nota: Permiteți o întârziere echivalentă cu tCD2UM după configurarea completă a cipului înainte de a încerca să citiți ID-ul unic al cipului. Consultați fișa tehnică a dispozitivului respectiv pentru valoarea tCD2UM.

Resetarea ID-ului chipului Intel FPGA IP Core

Pentru a reseta nucleul IP, trebuie să activați semnalul de resetare timp de cel puțin zece cicluri de ceas. După ce anulați semnalul de resetare, miezul IP recitește ID-ul unic al cipului din blocul ID-ul siguranței. Nucleul IP afirmă semnalul data_valid după finalizarea operației.

Nota: Pentru dispozitivele Intel Arria 10, Intel Cyclone 10 GX, Intel MAX 10, Stratix V, Arria V și Cyclone V, nu resetați nucleul IP până la cel puțin tCD2UM după inițializarea completă a cipului. Consultați fișa tehnică a dispozitivului respectiv pentru valoarea tCD2UM.

Chip ID Intel FPGA IP Cores Ghidul utilizatorului Arhive

Dacă o versiune de bază IP nu este listată, se aplică ghidul utilizatorului pentru versiunea de bază IP anterioară.

Versiunea IP Core	Ghidul utilizatorului
18.1	Chip ID Intel FPGA IP Cores Ghidul utilizatorului
18.0	Chip ID Intel FPGA IP Cores Ghidul utilizatorului

Istoricul revizuirilor documentului pentru ID-ul chipului Intel FPGA IP Cores Ghidul utilizatorului

Versiunea documentului	Intel Quartus® Versiunea Prime	Schimbări
2022.09.26	20.3	Îndepărtat Cele mai bune practici de management de proiect legătură. Actualizat Descrierea funcțională în Chip ID Intel Stratix 10 FPGA IP Core. Actualizat Descrierea funcțională în Chip ID Intel FPGA IP Cores.
2020.10.05	20.3	S-a actualizat descrierea clkin-ului și a resetport-urilor în tabel: ID chip Intel FPGA IP Core Ports Descriere pentru a include detalii despre Intel MAX 10. Actualizat Resetarea ID-ului chipului Intel FPGA IP Core secțiune pentru a include suport pentru dispozitivul Intel MAX 10.
2019.05.17	19.1	Actualizat Resetarea ID-ului chipului Intel Stratix 10 FPGA IP Core subiect pentru a adăuga o a doua notă cu privire la liniile directoare de instanțiere de bază IP.
2019.02.19	18.1	S-a adăugat suport pentru dispozitivele Intel MAX 10 în Core IP și dispozitivele acceptate masă.
2018.12.24	18.1	A fost adăugat Chip ID Intel FPGA IP Cores Ghidul utilizatorului Arhive secțiune.  Documentul a fost restructurat pentru a oferi mai multe detalii despre dispozitivele suportate respective.
2018.06.08	18.0	S-a actualizat descrierea portului readid. S-a actualizat descrierea portului de resetare.
2018.05.07	18.0	S-a adăugat un port readid pentru chip ID Intel Stratix 10 FPGA IP IP core.

 

Data	Versiune	Schimbări
decembrie 2017	2017.12.11	Titlul documentului actualizat de la Ghidul utilizatorului Altera Unique Chip ID IP Core. Adăugat Suport dispozitiv secțiune.  Informații combinate și adăugate de la Ghidul utilizatorului Altera Arria 10 Unique Chip ID IP Core şi Ghidul utilizatorului Stratix 10 Unique Chip ID IP Core. Rebranded la Intel. Actualizat Descrierea funcțională. S-a adăugat suport pentru dispozitive Intel Cyclone 10 GX.
2016 mai XNUMX	2016.05.02	S-au eliminat informațiile de bază IP standard și s-a adăugat un link către manualul Quartus Prime. Notă actualizată despre suportul pentru dispozitivul Arria 10.
septembrie 2014	2014.09.02	• Titlul documentului actualizat pentru a reflecta noul nume al nucleului IP „Altera Unique Chip ID”.

Data	Versiune	Schimbări
august 2014	2014.08.18	Pașii de parametrizare actualizați pentru editorul de parametri vechi. Rețineți că acest nucleu IP nu acceptă modelele Arria 10.
iunie 2014	2014.06.30	S-au înlocuit informațiile MegaWizard Plug-In Manager cu IP Catalog. S-au adăugat informații standard despre actualizarea nucleelor ​​IP. S-au adăugat informații standard de instalare și licențiere. S-au eliminat informațiile învechite despre nivelul de suport al dispozitivului. Suportul pentru dispozitive de bază IP este acum disponibil în Catalogul IP și editorul de parametri.
septembrie 2013	2013.09.20	Actualizat pentru a reformula „Achiziția ID-ului cip al unui dispozitiv FPGA” la „Achiziția ID-ului cip unic al unui dispozitiv FPGA”
mai 2013	1.0	Lansare inițială.

Trimiteți feedback

Documente/Resurse

Intel Chip ID FPGA IP Cores [pdfGhid de utilizare Chip ID FPGA IP Cores, Chip ID, FPGA IP Cores, IP Cores

Referințe

• Manual de utilizare