Note de lansare pentru FPGA IP Intel Interlaken a doua generație
Note de lansare Intel® FPGA IP Interlaken (a doua generație).
Dacă o notă de lansare nu este disponibilă pentru o anumită versiune de bază IP, nu există modificări în versiunea respectivă. Pentru informații despre versiunile de actualizare IP până la v18.1, consultați Notele de lansare a actualizării Intel Quartus Prime Design Suite. Versiunile Intel® FPGA IP se potrivesc cu versiunile software Intel Quartus® Prime Design Suite până la v19.1. Începând cu versiunea 19.2 a software-ului Intel Quartus Prime Design Suite, Intel FPGA IP are o nouă schemă de versiuni. Numărul versiunii IP Intel FPGA (XYZ) se poate modifica cu fiecare versiune de software Intel Quartus Prime. O schimbare în:
- X indică o revizuire majoră a IP. Dacă actualizați software-ul Intel Quartus Prime, trebuie să regenerați IP-ul.
- Y indică IP-ul include funcții noi. Regenerați-vă IP-ul pentru a include aceste noi funcții.
- Z indică IP-ul include modificări minore. Regenerați-vă IP-ul pentru a include aceste modificări.
- Note de lansare a actualizării Intel Quartus Prime Design Suite
- Ghidul utilizatorului Intel FPGA IP Interlaken (a doua generație).
- Errata pentru Interlaken (a doua generație) Intel FPGA IP în baza de cunoștințe
- Interlaken (a doua generație) Intel Stratix 2 FPGA IP Design Example Ghidul utilizatorului
- Interlaken (a doua generație) Intel Agilex FPGA IP Design Example Ghidul utilizatorului
- Introducere în Intel FPGA IP Cores
Interlaken (a doua generație) Intel FPGA IP v2
Tabelul 1. v20.0.0 2020.10.05
| Versiunea Intel Quartus Prime | Descriere | Impact |
|
20.3 |
S-a adăugat suport pentru o rată de date de 25.78125 Gbps. | — |
| S-a modificat suportul pentru ratele de date de la 25.3 Gbps la 25.28 Gbps și 25.8 Gbps la 25.78125 Gbps. |
— |
Intel Corporation. Toate drepturile rezervate. Intel, sigla Intel și alte mărci Intel sunt mărci comerciale ale Intel Corporation sau ale subsidiarelor sale. Intel garantează performanța produselor sale FPGA și semiconductoare conform specificațiilor actuale, în conformitate cu garanția standard Intel, dar își rezervă dreptul de a face modificări oricăror produse și servicii în orice moment, fără notificare. Intel nu își asumă nicio responsabilitate sau răspundere care decurge din aplicarea sau utilizarea oricăror informații, produse sau servicii descrise aici, cu excepția cazului în care Intel a convenit în mod expres în scris. Clienții Intel sunt sfătuiți să obțină cea mai recentă versiune a specificațiilor dispozitivului înainte de a se baza pe orice informații publicate și înainte de a plasa comenzi pentru produse sau servicii.
Alte nume și mărci pot fi revendicate ca fiind proprietatea altora.
Interlaken (a doua generație) Intel FPGA IP v2
Tabelul 2. v19.3.0 2020.06.22
| Versiunea Intel Quartus Prime | Descriere | Impact |
|
19.3.0 |
IP-ul acceptă acum funcția Interlaken Look-aside. | — |
| Adăugat nou Activați modul Interlaken Look-aside parametrul în editorul de parametri IP. | Puteți configura IP-ul în modul Interlaken Look-aside. | |
| Selectarea modului de transfer parametrul este eliminat din versiunea curentă a software-ului Intel Quartus Prime. |
— |
|
| S-a adăugat suport pentru rata de date de 12.5 Gbps pentru numărul de benzi 10 în variantele de bază IP H-tile și E-tile (mod NRZ). |
— |
|
| S-au eliminat următoarele semnale de pe IP:
• rx_pma_data • tx_pma_data • itx_foame • itx_foame |
— |
|
| S-au adăugat următoarele semnale noi:
• sop_cntr_inc1 • eop_cntr_inc1 • rx_xcoder_uncor_feccw • itx_ch0_xon • irx_ch0_xon • itx_ch1_xon • irx_ch1_xon • itx_valid • irx_valid • itx_idle • irx_idle • itx_ctrl • itx_credit • irx_credit |
— |
|
| S-au eliminat următoarele două decalaje din harta registrului:
• 16'h40- TX_READY_XCVR • 16'h41- RX_READY_XCVR |
— |
|
| Testarea hardware a designului exampli este acum disponibil pentru dispozitivele Intel Agilex™. | Puteți testa designul de example pe Intel Agilex F-series Transceiver-SoC Development Kit. | |
| Puteți modifica rata de date și frecvența ceasului de referință a transceiver-ului la valori ușor diferite pentru instanța IP Interlaken (a doua generație) care vizează dispozitivul Intel Stratix® 2 H-tile sau E-tile. Consultați acest KDB pentru informații despre cum să modificați rata de date. |
Puteți personaliza ratele de date în funcție de plăci. |
Interlaken (a doua generație) Intel FPGA IP v2
Tabelul 3. v19.2.1 2019.09.27
| Versiunea Intel Quartus Prime | Descriere | Impact |
|
19.3 |
Lansare publică pentru dispozitivele Intel Agilex cu transceiver E-tile. | — |
| Redenumit Interlaken (a doua generație) Intel Stratix 2 FPGA IP în Interlaken (a doua generație) Intel FPGA IP |
— |
Interlaken (a doua generație) Intel Stratix 2 FPGA IP v10 Actualizare 18.1
Tabelul 4. Versiunea 18.1 Actualizare 1 2019.03.15
| Descriere | Impact |
| S-a adăugat suport pentru modul multi-segment. | — |
| Adăugat Numărul de segmente parametru. | — |
| • S-a adăugat suport pentru combinații de bandă și debit de date, după cum urmează:
— Pentru dispozitivele Intel Stratix 10 L-tile: • 4 benzi cu rate de bandă de 12.5/25.3/25.8 Gbps • 8 benzi cu rate de bandă de 12.5 Gbps — Pentru dispozitivele Intel Stratix 10 H-tile: • 4 benzi cu rate de bandă de 12.5/25.3/25.8 Gbps • 8 benzi cu rate de bandă de 12.5/25.3/25.8 Gbps • 10 benzi cu rate de bandă de 25.3/25.8 Gbps — Pentru dispozitivele Intel Stratix 10 E-tile (NRZ): • 4 benzi cu rate de bandă de 6.25/12.5/25.3/25.8 Gbps • 8 benzi cu rate de bandă de 12.5/25.3/25.8 Gbps • 10 benzi cu rate de bandă de 25.3/25.8 Gbps • 12 benzi cu o rată de bandă de 10.3125 Gbps |
— |
| • S-au adăugat următoarele semnale noi de transmisie a interfeței utilizatorului:
— itx_eob1 — itx_eopbits1 — itx_chan1 |
— |
| • S-au adăugat următoarele semnale noi de interfață cu utilizatorul receptorului:
— irx_eob1 — irx_eopbits1 — irx_chan1 — irx_err1 — irx_err |
— |
Interlaken (a doua generație) Intel Stratix 2 FPGA IP v10
Tabelul 5. Versiunea 18.1 2018.09.10
| Descriere | Impact | Note |
| S-a redenumit tigla documentului ca Ghidul utilizatorului Intel Stratix 2 FPGA IP Interlaken (a doua generație). |
— |
— |
| S-a adăugat model de simulare VHDL și suport pentru bancul de testare pentru nucleul IP Interlaken (a doua generație). |
— |
— |
| S-au adăugat următoarele registre noi la nucleul IP: | ||
| • TX_READY_XCVR | ||
| • RX_READY_XCVR
• ILKN_FEC_XCODER_TX_ILLEGAL_ STATE |
— | Aceste registre sunt disponibile numai în variantele dispozitivelor Intel Stratix 10 E-Tile. |
| • ILKN_FEC_XCODER_RX_ILLEGAL_ STATE |
Interlaken (a doua generație) Intel FPGA IP v2
Tabelul 6. Versiunea 18.0.1 iulie 2018
| Descriere | Impact | Note |
| S-a adăugat suport pentru dispozitivele Intel Stratix 10 cu transceiver E-Tile. |
— |
— |
| S-a adăugat suport pentru rata de date de 53.125 Gbps pentru dispozitivele Intel Stratix 10 E-Tile în modul PAM4. |
— |
— |
| Semnalul de ceas adăugat mac_clkin pentru dispozitivele Intel Stratix 10 E-Tile în modul PAM4 |
— |
— |
Interlaken (a doua generație) Intel FPGA IP v2
Tabelul 7. Versiunea 18.0 mai 2018
| Descriere | Impact | Note |
| A fost redenumit nucleul IP Interlaken (a doua generație) în Intel FPGA IP Interlaken (a doua generație), conform rebrandingului Intel. |
— |
— |
| S-a adăugat suport pentru rata de date de 25.8 Gbps pentru numărul de benzi 6 și 12. |
— |
— |
| S-a adăugat suport pentru simulatorul Cadence Xcelium* Parallel. |
— |
— |
Interlaken IP Core (a doua generație) v2
Tabelul 8. Versiunea 17.1 noiembrie 2017
| Descriere | Impact | Note |
| Lansarea inițială în biblioteca Intel FPGA IP. | — | — |
Informații conexe
Ghid de utilizare Interlaken IP Core (a doua generație).
Arhivele Ghidului utilizatorului Intel FPGA IP Interlaken (a doua generație).
| Versiunea Quartus | Versiunea IP Core | Ghidul utilizatorului |
| 20.2 | 19.3.0 | Ghidul utilizatorului FPGA IP Interlaken (a doua generație). |
| 19.3 | 19.2.1 | Ghidul utilizatorului FPGA IP Interlaken (a doua generație). |
| 19.2 | 19.2 | Ghidul utilizatorului FPGA IP Interlaken (a doua generație). |
| 18.1.1 | 18.1.1 | Ghidul utilizatorului Intel Stratix 2 FPGA IP Interlaken (a doua generație). |
| 18.1 | 18.1 | Ghidul utilizatorului Intel Stratix 2 FPGA IP Interlaken (a doua generație). |
| 18.0.1 | 18.0.1 | Ghidul utilizatorului FPGA IP Interlaken (a doua generație). |
| 18.0 | 18.0 | Ghidul utilizatorului Intel FPGA IP Interlaken (a doua generație). |
| 17.1 | 17.1 | Ghid de utilizare Interlaken IP Core (a doua generație). |
Versiunile IP sunt aceleași cu versiunile software Intel Quartus Prime Design Suite până la v19.1. De la versiunea software Intel Quartus Prime Design Suite 19.2 sau mai recentă, nucleele IP au o nouă schemă de versiuni IP. Dacă o versiune de bază IP nu este listată, se aplică ghidul utilizatorului pentru versiunea de bază IP anterioară.
Documente/Resurse
 |
Note de lansare pentru FPGA IP Intel Interlaken a doua generație [pdfInstrucțiuni Note de lansare FPGA IP de a doua generație Interlaken, Note de lansare IP de a doua generație de Interlaken, FPGA IP |
