F-Tile Interlaken Intel FPGA IP Design Example

Ghid de pornire rapidă

Nucleul F-Tile Interlaken Intel® FPGA IP oferă un banc de testare de simulare. Un design hardware de exampChirul care acceptă compilarea și testarea hardware va fi disponibil în versiunea software Intel Quartus® Prime Pro Edition 21.4. Când generați designul example, editorul de parametri creează automat fileeste necesar pentru a simula, compila și testa designul.
Bancul de testare și designul example acceptă modul NRZ și PAM4 pentru dispozitivele F-tile. Nucleul F-Tile Interlaken Intel FPGA IP generează design de exampfișiere pentru următoarele combinații acceptate de număr de benzi și rate de date.

Combinații acceptate IP de număr de benzi și rate de date
Următoarele combinații sunt acceptate în versiunea software Intel Quartus Prime Pro Edition 21.3. Toate celelalte combinații vor fi acceptate într-o versiune viitoare a Intel Quartus Prime Pro Edition.

Numărul de benzi	Rata de bandă (Gbps)
	6.25	10.3125	12.5	25.78125	53.125
4	Da	–	Da	Da	–
6	–	–	–	Da	Da
8	–	–	Da	Da	–
10	–	–	Da	Da	–
12	–	Da	Da	Da	–

Figura 1.Pași de dezvoltare pentru proiectarea Example

Nota: Compilarea și testarea hardware vor fi disponibile în versiunea software Intel Quartus Prime Pro Edition, versiunea 21.4.
Designul central F-Tile Interlaken Intel FPGA IP de example suportă următoarele caracteristici:

• Modul intern de loopback serial TX la RX
• Generează automat pachete de dimensiune fixă
• Capacități de bază de verificare a pachetelor
• Abilitatea de a utiliza Consola de sistem pentru a reseta designul în scopul retestării

Figura 2. Diagrama bloc la nivel înalt

Informații conexe

• Ghidul utilizatorului F-Tile Interlaken Intel FPGA IP
• Note de lansare F-Tile Interlaken Intel FPGA IP

Cerințe hardware și software

Pentru a testa exampproiectarea fișierului, utilizați următorul hardware și software:

• Versiunea software Intel Quartus Prime Pro Edition 21.3
• Consola de sistem
• Simulator acceptat:
  • Sinopsis* VCS*
  • Synopsys VCS MX
  • Siemens* EDA ModelSim* SE sau Questa*

Nota:  Suport hardware pentru proiectare exampva fi disponibil în versiunea software Intel Quartus Prime Pro Edition 21.4.

Generarea Designului

Figura 3. Procedură

Urmați acești pași pentru a genera designul de example și testbench:

1. În software-ul Intel Quartus Prime Pro Edition, faceți clic pe File ➤ Expert nou proiect pentru a crea un nou proiect Intel Quartus Prime sau faceți clic File ➤ Deschide Proiect pentru a deschide un proiect Intel Quartus Prime existent. Expertul vă solicită să specificați un dispozitiv.
2. Specificați familia de dispozitive Agilex și selectați dispozitivul cu F-Tile pentru designul dvs.
3. În Catalogul IP, localizați și faceți dublu clic pe F-Tile Interlaken Intel FPGA IP. Apare fereastra Varianta IP nouă.
4. Specificați un nume de nivel superior pentru variația IP personalizată. Editorul de parametri salvează setările pentru variația IP în a file numit .ip.
5. Faceți clic pe OK. Apare editorul de parametri.

Figura 4. Example Design Tab

6. În fila IP, specificați parametrii pentru variația de bază IP.
7. Pe Example Design, selectați opțiunea Simulare pentru a genera bancul de testare.
Notă: Opțiunea de sinteză este pentru hardware, de example design, care va fi disponibil în versiunea software Intel Quartus Prime Pro Edition 21.4.
8. Pentru formatul HDL generat, sunt disponibile atât opțiunea Verilog, cât și opțiunea VHDL.
9. Faceți clic pe Generare Example Design. Selectați ExampApare fereastra Design Directory.
10. Dacă doriți să modificați designul exampcalea directorului fișierului sau numele din valorile implicite afișate (ilk_f_0_example_design), navigați la noua cale și introduceți noul design, exampnumele directorului fișierelor.
11. Faceți clic pe OK.

Nota: În designul F-Tile Interlaken Intel FPGA IP de example, un SystemPLL este instanțiat automat și conectat la nucleul IP F-Tile Interlaken Intel FPGA. Calea ierarhiei SystemPLL în proiectare, example este:

example_design.test_env_inst.test_dut.dut.pll

SystemPLL în proiectare exampLe partajează același ceas de referință de 156.26 MHz ca și Transceiver.

Structura directorului

Nucleul IP F-Tile Interlaken Intel FPGA generează următoarele files pentru design examppe:
Figura 5. Structura directorului

Tabelul 2. Design hardware Example File Descrieri
Aceste files sunt înample_installation_dir>/ilk_f_0_exampdirectorul le_design.

File Nume	Descriere
example_design.qpf	Proiectul Intel Quartus Prime file.
example_design.qsf	Setările proiectului Intel Quartus Prime file
example_design.sdc jtag_timing_template.sdc	Constrângere de proiectare Synopsys file. Puteți copia și modifica pentru propriul design.
sysconsole_testbench.tcl	Principal file pentru accesarea Consolei de sistem

Nota: Suport hardware pentru proiectare exampva fi disponibil în versiunea software Intel Quartus Prime Pro Edition 21.4.

Tabelul 3. Banc de testare File Descriere

Acest file este inample_installation_dir>/ilk_f_0_example_design/ exampdirectorul le_design/rtl.

File Nume	Descriere
top_tb.sv	Banc de testare de nivel superior file.

Tabelul 4. Scripturi Testbench

Aceste files sunt înample_installation_dir>/ilk_f_0_example_design/ exampdirectorul le_design/testbench

File Nume	Descriere
run_vcs.sh	Scriptul Synopsys VCS pentru a rula testbench.
run_vcsmx.sh	Scriptul Synopsys VCS MX pentru a rula testbench.
run_mentor.tcl	Scriptul Siemens EDA ModelSim SE sau Questa pentru a rula testbench.

Simularea designului Example Testbench

Figura 6. Procedura

Urmați acești pași pentru a simula bancul de testare:

1. La promptul de comandă, treceți la directorul de simulare testbench. Calea directorului esteample_installation_dir>/example_design/ testbench.
2. Rulați scriptul de simulare pentru simulatorul acceptat la alegere. Scriptul compilează și rulează testbench în simulator. Scriptul dvs. ar trebui să verifice dacă numărul SOP și EOP se potrivesc după finalizarea simularii.

Tabelul 5. Pași pentru a rula simularea

Simulator	Instrucţiuni
VCS	În linia de comandă, tastați:   sh run_vcs.sh
VCS MX	În linia de comandă, tastați:   sh run_vcsmx.sh
ModelSim SE sau Questa	În linia de comandă, tastați:   vsim -do run_mentor.tcl Dacă preferați să simulați fără a afișa GUI ModelSim, tastați:   vsim -c -do run_mentor.tcl

3. Analizați rezultatele. O simulare de succes trimite și primește pachete și afișează „Test PASSED”.

Bancul de testare pentru design example realizează următoarele sarcini:

• Instanțiază nucleul IP F-Tile Interlaken Intel FPGA.
• Imprimă starea PHY.
• Verifică sincronizarea metaframelor (SYNC_LOCK) și limitele cuvântului (bloc) (WORD_LOCK).
• Așteaptă ca benzile individuale să fie blocate și aliniate.
• Începe transmiterea pachetelor.
• Verifică statisticile pachetelor:
  • erori CRC24
  • SOP-uri
  • EOP-uri

Următorul sampIeșirea fișierului ilustrează o rulare reușită a testului de simulare:

Compilarea designului Example

1. Asigurați-vă că exampgenerarea designului este completă.
2. În software-ul Intel Quartus Prime Pro Edition, deschideți proiectul Intel Quartus Primeample_installation_dir>/example_design.qpf>.
3. În meniul Procesare, faceți clic pe Start Compilation.

Design Example Descriere

Designul example demonstrează funcționalitățile nucleului IP Interlaken.

Design Example Componentele

ExampDesignul conectează ceasurile de referință de sistem și PLL și componentele de proiectare necesare. FostulampDesignul chirului configurează miezul IP în modul loopback intern și generează pachete pe interfața de transfer de date pentru utilizator IP core TX. Nucleul IP trimite aceste pachete pe calea de buclă internă prin transceiver.
După ce receptorul de bază IP primește pachetele pe calea loopback, procesează pachetele Interlaken și le transmite pe interfața de transfer de date utilizator RX. FostulampDesignul fișierului verifică dacă pachetele primite și transmise se potrivesc.
Designul F-Tile Interlaken Intel IP exampfișierul include următoarele componente:

1. Miez IP F-Tile Interlaken Intel FPGA
2. Generator de pachete și Verificator de pachete
3. Referință F-Tile și ceasuri PLL de sistem Intel FPGA IP core

Semnale de interfață

Tabelul 6. Proiectare Example Semnale de interfață

Numele portului	Direcţie	Lățime (biți)	Descriere
mgmt_clk	Intrare	1	Intrare ceas de sistem. Frecvența ceasului trebuie să fie de 100 MHz.
pll_ref_clk	Intrare	1	Ceasul de referință al transceiverului. Conduce RX CDR PLL.
rx_pin	Intrare	Numărul de benzi	Pinul de date SERDES al receptorului.
tx_pin	Ieșire	Numărul de benzi	Transmite codul de date SERDES.
rx_pin_n(1)	Intrare	Numărul de benzi	Pinul de date SERDES al receptorului.
tx_pin_n(1)	Ieșire	Numărul de benzi	Transmite codul de date SERDES.
mac_clk_pll_ref	Intrare	1	Acest semnal trebuie să fie condus de un PLL și trebuie să folosească aceeași sursă de ceas care conduce pll_ref_clk. Acest semnal este disponibil numai în variantele dispozitivului în modul PAM4.
usr_pb_reset_n	Intrare	1	Resetarea sistemului.

(1) Disponibil numai în variantele PAM4.

Intel Corporation. Toate drepturile rezervate. Intel, sigla Intel și alte mărci Intel sunt mărci comerciale ale Intel Corporation sau ale subsidiarelor sale. Intel garantează performanța produselor sale FPGA și semiconductoare conform specificațiilor actuale, în conformitate cu garanția standard Intel, dar își rezervă dreptul de a face modificări oricăror produse și servicii în orice moment, fără notificare. Intel nu își asumă nicio responsabilitate sau răspundere care decurge din aplicarea sau utilizarea oricăror informații, produse sau servicii descrise aici, cu excepția cazului în care Intel a convenit în mod expres în scris. Clienții Intel sunt sfătuiți să obțină cea mai recentă versiune a specificațiilor dispozitivului înainte de a se baza pe orice informații publicate și înainte de a plasa comenzi pentru produse sau servicii.
*Alte nume și mărci pot fi revendicate ca fiind proprietatea altora.

Înregistrează Harta

Nota:

• Design Exampadresa de registru a fișierului începe cu 0x20**, în timp ce adresa de registru de bază IP Interlaken începe cu 0x10**.
• Adresa de registru F-tile PHY începe cu 0x30**, în timp ce adresa de registru F-tile FEC începe cu 0x40**. Registrul FEC este disponibil numai în modul PAM4.
• Cod de acces: RO—Numai citire și RW—Citire/Scrie.
• Consola de sistem citește designul de exampfișierul înregistrează și raportează starea testului pe ecran.

Tabelul 7. Proiectare Example Register Map

Offset	Nume	Acces	Descriere
8'h00	Rezervat
8'h01	Rezervat
8'h02	Resetarea PLL a sistemului	RO	Următorii biți indică cererea de resetare PLL a sistemului și valoarea de activare: • Bit [0] – sys_pll_rst_req • Bit [1] – sys_pll_rst_en
8'h03	Banda RX aliniată	RO	Indică alinierea benzii RX.
8'h04	WORD blocat	RO	[NUM_LANES–1:0] – Identificarea limitelor cuvântului (bloc).
8'h05	Sincronizare blocată	RO	[NUM_LANES–1:0] – Sincronizare metaframe.
8'06 – 8'09	Număr de erori CRC32	RO	Indică numărul de erori CRC32.
8'h0A	Număr de erori CRC24	RO	Indică numărul de erori CRC24.
8'h0B	Semnal de depășire/depășire	RO	Următorii biți indică: • Bit [3] – semnal TX underflow • Bit [2] – semnal de depășire TX • Bit [1] – semnal de depășire RX
8'h0C	Număr SOP	RO	Indică numărul de SOP.
8'h0D	Număr EOP	RO	Indică numărul de EOP
8'h0E	Număr de erori	RO	Indică numărul următoarelor erori: • Pierderea alinierii benzii • Cuvânt de control ilegal • Model de încadrare ilegal • Lipsește indicatorul SOP sau EOP
8'h0F	send_data_mm_clk	RW	Scrieți 1 la bitul [0] pentru a activa semnalul generatorului.
8'h10	Eroare de verificare		Indică eroarea verificatorului. (Eroare de date SOP, eroare de număr de canal și eroare de date PLD)
8'h11	Blocare PLL de sistem	RO	Bitul [0] indică indicarea blocării PLL.
8'h14	TX SOP număr	RO	Indică numărul de SOP generate de generatorul de pachete.
8'h15	TX EOP număr	RO	Indică numărul de EOP generat de generatorul de pachete.
8'h16	Pachet continuu	RW	Scrieți 1 la bitul [0] pentru a activa pachetul continuu.
a continuat…

Offset	Nume	Acces	Descriere
8'h39	Număr de erori ECC	RO	Indică numărul de erori ECC.
8'h40	ECC a corectat numărul de erori	RO	Indică numărul de erori ECC corectate.
8'h50	tile_tx_rst_n	WO	Tile resetat la SRC pentru TX.
8'h51	tile_rx_rst_n	WO	Tile resetat la SRC pentru RX.
8'h52	tile_tx_rst_ack_n	RO	Confirmare de resetare de la SRC pentru TX.
8'h53	tile_rx_rst_ack_n	RO	Confirmare de resetare a piesei de la SRC pentru RX.

Resetați

În nucleul IP F-Tile Interlaken Intel FPGA, inițiați resetarea (reset_n=0) și mențineți apăsat până când nucleul IP returnează o confirmare de resetare (reset_ack_n=0). După ce resetarea este eliminată (reset_n=1), confirmarea de resetare revine la starea inițială
(reset_ack_n=1). În proiectare example, un registru rst_ack_sticky deține afirmația de confirmare a resetare și apoi declanșează eliminarea resetarii (reset_n=1). Puteți utiliza metode alternative care se potrivesc nevoilor dvs. de design.

Important: În orice scenariu în care este necesară loopback-ul serial intern, trebuie să eliberați TX și RX ale plăcii F separat, într-o anumită ordine. Consultați scriptul consolei sistemului pentru mai multe informații.

Figura 7. Secvența de resetare în modul NRZ

Figura 8. Secvența de resetare în modul PAM4

F-Tile Interlaken Intel FPGA IP Design Example Arhivele ghidului utilizatorului

Dacă o versiune de bază IP nu este listată, se aplică ghidul utilizatorului pentru versiunea de bază IP anterioară.

Versiunea Intel Quartus Prime	Versiunea IP Core	Ghidul utilizatorului
21.2	2.0.0	F-Tile Interlaken Intel FPGA IP Design Example Ghidul utilizatorului

Istoricul revizuirilor documentului pentru F-Tile Interlaken Intel FPGA IP Design Example Ghidul utilizatorului

Versiunea documentului	Versiunea Intel Quartus Prime	Versiunea IP	Schimbări
2021.10.04	21.3	3.0.0	• S-a adăugat suport pentru noile combinații de rată de benzi. Pentru mai multe informații, consultați Tabel: Combinații acceptate IP de număr de benzi și debit de date. • A fost actualizată lista de simulatoare acceptate în secțiunea: Cerințe hardware și software. • S-au adăugat noi registre de resetare în secțiunea: Înregistrează Harta.
2021.06.21	21.2	2.0.0	Lansare inițială.

Documente/Resurse

intel F-Tile Interlaken Intel FPGA IP Design Example [pdfGhid de utilizare F-Tile Interlaken Intel FPGA IP Design Example, F-Tile, Interlaken Intel FPGA IP Design Example, Intel FPGA IP Design Example, IP Design Example, Design Example

Referințe

• Manual de utilizare