Transceiver Intel E-Series 5 GTS
Specificații
- Nume produs: Interfețe duble simplex pentru transmițător-receptor GTS
- Număr model: 825853
- Data lansării: 2025.01.24
Informații despre produs
Transceiverele GTS din FPGA-urile Agilex 5 acceptă diverse implementări de protocol simplex. În modul simplex, canalul GTS este unidirecțional, lăsând un emițător sau receptor neutilizat. Prin utilizarea modului simplex dual, puteți utiliza canalul neutilizat pentru a implementa un alt protocol simplex independent.
Introducere
Acest ghid al utilizatorului descrie metoda de implementare a modului dual simplex (DS) în transceiverele Agilex™ 5 GTS.
Modul dual simplex se referă la modul de operare al canalului transceiverului GTS, unde puteți plasa un emițător independent și un receptor independent în același canal transceiver, maximizând astfel utilizarea resurselor transceiverului în FPGA-urile Agilex 5. Ghidul utilizatorului descrie:
- IP-uri de protocol simplex acceptate în modul dual simplex
- Cum să planificați interfețele dual simplex înainte de a începe proiectarea
- Cum se implementează fluxul de proiectare dual simplex
Puteți implementa modul dual simplex în software-ul Quartus® Prime Pro Edition, versiunea 24.2 și ulterioare.
Informații conexe
- Ghidul utilizatorului pentru transceiverul GTS PHY
- Ghidul utilizatorului pentru GTS SDI II Intel FPGA IP
- GTS SDI II Intel FPGA IP Design Example Ghidul utilizatorului
- Ghidul utilizatorului GTS HDMI Intel FPGA IP
- GTS HDMI Intel FPGA IP Design Example Ghidul utilizatorului
- Ghidul utilizatorului pentru GTS DisplayPort PHY Altera FPGA IP
- Ghidul utilizatorului pentru placa de bază Intel FPGA IP GTS JESD204C
- GTS JESD204C Intel FPGA IP Design Example Ghidul utilizatorului
- Ghidul utilizatorului pentru placa de bază Intel FPGA IP GTS JESD204B
- GTS JESD204B Intel FPGA IP Design Example Ghidul utilizatorului
- Ghidul utilizatorului GTS Serial Lite IV Intel FPGA IP
- GTS Serial Lite IV Intel FPGA IP Design Example Ghidul utilizatorului
- Ghidul utilizatorului Quartus Prime Pro Edition: Compilare de design
© Altera Corporation. Altera, sigla Altera, sigla „a” și alte mărci Altera sunt mărci comerciale ale Altera Corporation. Altera și Intel garantează performanța produselor sale FPGA și semiconductoare conform specificațiilor actuale, în conformitate cu garanția standard a Altera sau Intel, după caz, dar își rezervă dreptul de a modifica orice produse și servicii în orice moment, fără notificare prealabilă. Altera și Intel nu își asumă nicio responsabilitate sau răspundere care decurge din aplicarea sau utilizarea oricăror informații, produse sau servicii descrise aici, cu excepția cazului în care sunt convenite în mod expres în scris de către Altera sau Intel. Clienții Altera și Intel sunt sfătuiți să obțină cea mai recentă versiune a specificațiilor dispozitivului înainte de a se baza pe orice informații publicate și înainte de a plasa comenzi de produse sau servicii.
Alte nume și mărci pot fi revendicate ca fiind proprietatea altora.
Pesteview
Transceiverele GTS din FPGA-urile Agilex 5 acceptă diverse implementări de protocol simplex. În modul simplex, canalul GTS este unidirecțional, ceea ce lasă un emițător sau receptor neutilizat. Folosind modul dual simplex, puteți utiliza canalul emițătorului sau receptorului neutilizat pentru a implementa un alt protocol simplex independent, așa cum se arată în figura următoare.
Modul dual simplex (DS) acceptă următoarea combinație de adrese IP de protocol simplex(1).
Tabelul 1. Combinații de protocoale IP acceptate pentru modul Dual Simplex
| IP receptor | IP transmițător | |||||
| SDI | HDMI | DisplayPort | SerialLite IV | JESD204C | JESD204B | |
| SDI | Da | Da | Da | Nu | Nu | Nu |
| HDMI | Da | Da | Da | Nu | Nu | Nu |
| DisplayPort | Da | Da | Da | Nu | Nu | Nu |
| SerialLite IV | Nu | Nu | Nu | Da | Da (2) | Da (2) |
| JESD204C | Nu | Nu | Nu | Da (2) | Da | Da (2) |
| JESD204B | Nu | Nu | Nu | Da (2) | Da (2) | Da |
Modul DS poate fi implementat în software-ul Quartus Prime Pro Edition prin generarea unui IP DS bazat pe IP-urile protocolului simplex și utilizarea IP-ului DS pentru proiectarea RTL, așa cum este evidențiat în figura următoare. IP-ul DS generat cuprinde IP-urile simplex individuale pe care doriți să le asociați în modul DS și să le utilizați în proiectarea dvs.
- Modul DS este acceptat doar pentru protocoalele simplex specificate și nu pentru modurile TX/RX personalizate cu GTS PMA/FEC Direct PHY Intel FPGA IP (cu excepția cazului în care parametrul regulilor de configurare PMA este setat la SDI sau HDMI).
- Această combinație în modul DS nu este acceptată în versiunea curentă a software-ului Quartus Prime Pro Edition.
- Orice modificare sau actualizare de versiune a adreselor IP ale protocolului simplex pe care le utilizați în fluxul DS necesită regenerarea adresei IP DS.
- Dacă nu aveți nevoie de modul DS, acest pas nu este aplicabil.
- Dacă nu aveți nevoie de modul DS, conectați IP-ul simplex direct în design.
- Puteți simula IP-ul DS după analiză și elaborare.
Înțelegerea și planificarea interfețelor duale simplex
Înainte de a începe implementarea modului DS, determinați și planificați adresele IP simplex (emițător și receptor) pe care doriți să le plasați în același canal de transceiver. Dacă adresele IP simplex din designul dvs. nu trebuie plasate în același canal de transceiver, fluxul modului DS descris în acest document nu este aplicabil și puteți continua integrarea adreselor IP simplex direct în designul RTL.
Există două grupuri de IP-uri de protocol care pot suporta modul DS:
- SDI, HDMI și DisplayPort
- SerialLite IV, JESD204C și JESD204B
- După determinarea IP-urilor de protocol acceptate pentru modul DS, planificați modul în care IP-urile simplex sunt asociate (emițător și receptor pe același canal) pe canalele utilizate. În acest moment, planificarea se bazează pe plasarea logică a canalelor pentru a stabili grupul DS, pe care îl puteți utiliza ulterior pentru generarea IP-urilor DS. Puteți efectua alocarea plasării fizice a pinilor după generarea IP-urilor.tage.
- Următorul exampFișele ilustrează cum se planifică împerecherea IP-urilor simplex în modul DS pentru a stabili un grup DS. Un grup DS este definit ca un set de IP-uri simplex care are cel puțin un canal în modul DS.
ExampLeg. 1: Un emițător SDI asociat cu un receptor SDI
În acest exampAdică, un emițător SDI este asociat cu un receptor SDI pentru a forma un grup DS, așa cum se arată în figura următoare.
ExampLecția 2: Un transmițător HDMI asociat cu un receptor HDMI
În acest exampAdică, un emițător HDMI este asociat cu un receptor HDMI pentru a forma un grup DS, așa cum se arată în figura următoare. Puteți plasa receptorul HDMI în canalele 0-2 sau în canalele 1-3.
ExampLecția 3: Un transmițător HDMI asociat cu două receptoare SDI și un transmițător SDI
În acest exampDe exemplu, un transmițător HDMI este asociat cu două receptoare SDI pentru a forma un grup DS împreună cu un transmițător SDI neasociat, așa cum se arată în figura următoare. Puteți plasa logic cele două receptoare SDI în locații diferite, cu condiția să se asocieze cu canalele transmițătorului HDMI. Deoarece transmițătorul SDI nu este asociat cu un alt IP simplex, acesta nu face parte din grupul DS (nu îl puteți include în grupul DS) și nu necesită fluxul DS.
Când planificați asocierea IP simplex pentru modul DS, trebuie să luați în considerare următoarele:
- Plasarea legăturii TX—deși împerecherea se bazează pe plasarea logică, adresele IP ale emițătorului multicanal necesită conectare și trebuie să îndeplinească cerințele de plasare fizică a canalului, așa cum sunt descrise în figura „Plasarea canalelor pentru configurația directă PMA pentru agregarea benzilor conectate” din Ghidul utilizatorului PHY al transmițătorului-receptorului GTS.
- Același sistem PLL pentru TX și RX—IP-urile simplex care sunt asociate în modul DS și utilizează modul de sincronizare PLL al sistemului trebuie să utilizeze același PLL al sistemului pentru canalul respectiv. IP-urile simplex care utilizează modul de sincronizare PMA pot fi asociate doar cu un alt IP simplex cu modul de sincronizare PMA. Asocierea modului de sincronizare PMA și a modului PLL al sistemului în cadrul unui canal nu este acceptată.
- Utilizarea FEC pentru TX și RX—IP-urile simplex care sunt asociate în modul DS pentru un canal trebuie să aibă aceeași setare FEC (fie activată, fie neutilizată). De exempluampDe exemplu, dacă aveți un transmisor IP GTS SerialLite IV cu FEC activat, îl puteți asocia doar cu un alt receptor IP GTS SerialLite IV cu FEC activat.
- Acces la interfața mapată în memorie Avalon®—transmițătorul și receptorul partajează o interfață Avalon mapată în memorie pentru a accesa fiecare canal. Când IP-urile simplex sunt asociate în modul DS, IP-ul DS generat include un arbitru de interfață Avalon mapată în memorie care păstrează interfețele individuale ale IP-ului transmițătorului, interfața Avalon mapată în memorie, și interfețele individuale ale IP-ului receptorului, interfața Avalon mapată în memorie. Acest lucru este valabil și atunci când nu utilizați modul DS.
Implementarea interfețelor duale simplex
Acest capitol descrie o implementare dual simplex bazată pe exampNivelul 2 din capitolul Înțelegerea și planificarea interfețelor duale simplex. Implementarea DS combină protocolul HDMI simplex TX și simplex RX, dar cu rate de configurare diferite.
Generarea IP-ului Simplex
Mai întâi trebuie să creați și să generați fiecare IP simplex individual separat, urmând ghidul de utilizare specific IP-ului.
Nota:
- Pentru SDI, trebuie să creați adresa IP simplex cu parametrul Both Base și PHY selectat pentru opțiunea wrapper SDI_II în adresa IP GTS SDI II Intel FPGA.
- Pentru HDMI, trebuie să creați adresa IP simplex cu parametrii HDMI și Transceiver selectați pentru opțiunea de înveliș HDMI în adresa IP GTS HDMI Intel FPGA.
- Pentru DisplayPort, trebuie să creați adresa IP simplex utilizând adresa IP GTS DisplayPort PHY Altera FPGA.
- Pentru JESD204C, trebuie să creați adresa IP simplex cu parametrul „Atât de bază, cât și PHY” sau „Doar PHY” selectat pentru opțiunea wrapper JESD204C din adresa IP Intel FPGA a GTS JESD204C.
- Pentru JESD204B, trebuie să creați adresa IP simplex cu parametrul „Atât de bază, cât și PHY” sau „Doar PHY” selectat pentru opțiunea wrapper JESD204B în adresa IP Intel FPGA a GTS JESD204B.
- Pentru Serial Lite IV, trebuie să creați adresa IP simplex selectând opțiunea Rx sau Tx pentru parametrul mod PMA. Pentru RS-FEC, trebuie să activați parametrul Activare RS-FEC și, de asemenea, să activați RS-FEC pe cealaltă adresă IP simplex Serial Lite IV plasată pe același(e) canal(e) în panoul Îmbinare Simplex din fila IP.
Pentru a genera adresa IP simplex HDMI, urmați acești pași:
- Creați porturile IP HDMI simplex TX și IP HDMI simplex RX alegând parametrii HDMI și Transceiver, precum și alți parametri relevanți pentru designul dvs. folosind porturile IP GTS HDMI Intel FPGA.
- Generați IP-ul filepentru IP-urile HDMI simplex făcând clic pe pasul Generare IP din Tabloul de bord de compilare al software-ului Quartus Prime Pro Edition, așa cum se arată în figura următoare.
După ce generarea IP-ului s-a finalizat cu succes, pasul Generare IP devine verde și are o bifă lângă acesta, așa cum se arată în figura următoare. 
Informații conexe
- Ghidul utilizatorului GTS HDMI Intel FPGA IP
- Ghidul utilizatorului pentru GTS SDI II Intel FPGA IP
- Ghidul utilizatorului pentru GTS DisplayPort PHY Altera FPGA IP
- Ghidul utilizatorului pentru placa de bază Intel FPGA IP GTS JESD204C
- GTS JESD204C Intel FPGA IP Design Example Ghidul utilizatorului
- Ghidul utilizatorului pentru placa de bază Intel FPGA IP GTS JESD204B
- GTS JESD204B Intel FPGA IP Design Example Ghidul utilizatorului
- Ghidul utilizatorului GTS Serial Lite IV Intel FPGA IP
- GTS Serial Lite IV Intel FPGA IP Design Example Ghidul utilizatorului
Utilizarea editorului de atribuire Dual Simplex
Puteți utiliza instrumentul DS Assignment Editor pentru a aranja și vizualiza implementarea DS în funcție de aranjamentele băncilor și canalelor. Această secțiune acoperă doar pașii de utilizare a instrumentului DS Assignments Editor specific pentru implementarea DS descrisă în acest ghid al utilizatorului.
Nota:
Consultați Fluxul de generare IP HSSI Dual Simplex din Ghidul utilizatorului Quartus Prime Pro Edition: Compilare proiectare pentru detalii suplimentare.
Pentru a utiliza Editorul de atribuire DS pentru a atribui grupuri DS și a salva atribuirile dual simplex, urmați acești pași:
- Faceți clic pe Atribuiri > Editor de atribuiri Dual Simplex (DS) în software-ul Quartus Prime Pro Edition. Editorul de atribuiri DS se deschide, listând toate IP-urile dual simplex acceptate în designul dvs. din Lista IP-urilor și orice atribuiri DS existente în Grupuri DS. În acest exempluampAdică, Windows listează adresele IP HDMI TX și HDMI RX generate, așa cum se arată în figura următoare.
Nota: Editorul de atribuire DS afișează doar adresele IP simplex acceptate de DS.
- În fereastra Editor de atribuire DS, faceți clic dreapta pe instanța hdmi_rx de sub Listă IP și faceți clic pe Creare instanță în > Grup DS nou, așa cum se arată în figura următoare. Aceasta creează un nou grup DS numit DS_GROUP_0 și adaugă instanța hdmi_rx în panoul Grupuri DS.
- Apoi, faceți clic dreapta pe instanța hdmi_tx din Lista IP-urilor și faceți clic pe Creare instanță în > DS_GROUP_0, așa cum se arată în figura următoare. Aceasta adaugă instanța hdmi_tx la panoul Grupuri DS creat în pasul anterior.
- Vizualizatorul din panoul din dreapta al ferestrei Editorului de atribuire DS afișează aranjamentul DS_GROUP_0, așa cum se arată în figura următoare. Panoul din stânga jos afișează grupurile DS și arată că hdmi_rx este instanțiat ca
hdmi_rx_inst0 și hdmi_tx sunt instanțiate ca hdmi_tx_inst0. Dacă este necesar, puteți redenumi instanțele DS_GROUP_0, hdmi_rx_inst0 și hdmi_tx_inst0 făcând dublu clic pe celulele Nume evidențiate în figura următoare. În plus, puteți modifica locația instanței actualizând setarea Decalaj relativ în unități de canale. De asemenea, puteți activa opțional Modul Loopback la un mod loopback disponibil pentru depanare.
- Dacă designul dumneavoastră necesită un ceas de intrare partajat între modurile RX simplex și TX simplex, puteți activa funcția Ceas partajat selectând fiecare IP instanțiat în panoul DS_GROUP_0 și bifând caseta de selectare Ceas partajat, așa cum se arată în figura următoare. Apoi, puteți alege portul de ceas din meniul derulant Port IP și puteți introduce un nume nou de port în caseta Port îmbinat.
Nota: Doar anumite porturi de ceas sunt disponibile pentru îmbinare, ceea ce depinde de protocolul IP. Trebuie să verificați și să confirmați dacă puteți îmbina porturile de ceas înainte de a continua acest pas.
- Pentru a salva atribuirile DS, faceți clic pe Salvare atribuiri, apoi pe OK în fereastra pop-up.
Când salvați atribuirile DS, acestea sunt adăugate automat în fișierul .qsf al proiectului. file așa cum se arată în figura următoare. 
Generarea IP-ului Dual Simplex
Această secțiune descrie pașii pentru generarea grupului dual simplex (DS_GROUP_0) creat anterior în Editorul de atribuire DS.
Pentru a genera adresa IP dual simplex și a verifica rapoartele, urmați acești pași:
- Faceți clic pe Generare IP HSSI Dual Simplex în Panoul de control al compilării software-ului Quartus Prime Pro Edition, așa cum se arată în figura următoare. Software-ul execută mai întâi pasul de Generare IP, apoi execută pasul de Generare IP HSSI Dual Simplex.
- Faceți clic pe pictograma Deschidere raport de compilare de lângă pasul Generare IP HSSI Dual Simplex pentru a accesa rapoartele IP DS furnizate de software-ul Quartus Prime Pro Edition, așa cum se arată în figura următoare. Generarea cu succes a IP-ului DS este indicată printr-o bifă.
- Review Raportul de atribuire a utilizatorilor (raportul editorului de atribuire DS) și rapoartele IP Dual Simplex pe care software-ul Quartus Prime Pro Edition le generează, așa cum se arată în figurile următoare.
Conectarea Dual Simplex IP
- Această secțiune descrie pașii pentru conectarea IP-ului dual simplex generat anterior la designul dumneavoastră.
- Designul necesită ca IP-ul Intel FPGA al secvențatorului de resetare GTS și IP-ul Intel FPGA al ceasurilor PLL ale sistemului GTS să funcționeze corect, prin urmare, ambele IP-uri trebuie instanțiate și conectate la IP-ul DS.
Pentru a conecta IP-ul dual simplex, urmați acești pași:
- Software-ul Quartus Prime Pro Edition afișează IP-ul DS și IP-urile simplex în panoul Project Navigator, așa cum se arată în figura următoare.
La view modulul de nivel superior al IP-ului DS, extindeți DS_GROUP_0.qip file și faceți clic pe fișierul SystemVerilog DS_GROUP_0.sv file după cum se arată în figura următoare. 
Software-ul Quartus Prime Pro Edition generează interfața portului IP DS în fișierul SystemVerilog DS_GROUP_0.sv. fileFișierul DS_GROUP_0.sv generat file păstrează toate porturile ca IP-uri simplex și, de asemenea, îmbină porturile asociate cu secvențatorul de resetare și PLL-ul sistemului (dacă este utilizat), așa cum se arată în figurile următoare. 
- Apoi, instanțiați modulul DS IP în designul de nivel superior file și realizați conexiunile necesare conform nevoilor dumneavoastră de proiectare, așa cum se arată în figura următoare.
Verificarea implementării IP-ului Dual Simplex
Această secțiune descrie pașii pentru sintetizarea și verificarea IP-ului dual simplex conectat anterior în proiectul dumneavoastră.
Pentru a sintetiza și verifica IP-ul dual simplex, urmați acești pași:
- Sintetizați designul rulând pasul Analiză și Sinteză în Tabloul de bord pentru compilare al software-ului Quartus Prime Pro Edition. Următoarea figură prezintă tabloul de bord după o compilare cu succes a Analizei și Sinteze.
- Puteți verifica IP-ul DS în simulare după finalizarea cu succes a Analizei și Sintezei. Următoarea figură prezintă un exemplu.ampexemplu al simulării trecerii IP-ului DS cu bancul de testare HDMI.
Nota: Puteți simula IP-ul DS după Analiza și Elaborarea.tage completează.
- Efectuați o plasare a pinilor pentru proiect. În software-ul Quartus Prime Pro Edition, faceți clic pe Assignments > Pin Planner pentru a deschide instrumentul de planificare a pinilor. Setați pinii RX și TX pe aceeași bancă pentru a combina pinii simplex TX și simplex RX pe același canal fizic (de exempluampBanca 4C), așa cum se arată în figura următoare.
- Rulați o compilație completă a implementării designului DS, așa cum se arată în figura următoare.
- După ce compilarea s-a finalizat cu succes, puteți verifica plasarea pinilor în proiect făcând clic pe pasul Fitter > Plan > Open Compilation Report din Tabloul de bord pentru compilare al software-ului Quartus Prime Pro Edition, așa cum se arată în figura următoare.
Puteți verifica apoi dacă software-ul Quartus Prime Pro Edition a plasat pinii simplex TX și simplex RX conform setărilor Pin Planner și dacă pinii sunt combinați cu succes, verificând rapoartele așa cum se arată în figurile următoare.
Istoricul reviziilor documentelor pentru Ghidul utilizatorului pentru interfețele duale simplex ale transceiverului GTS
| Versiunea documentului | Versiunea Quartus Prime | Schimbări |
| 2025.01.24 | 24.3.1 | Au făcut următoarele modificări:
|
| 2024.10.07 | 24.3 | Au făcut următoarele modificări:
|
| 2024.08.19 | 24.2 | Lansare inițială. |
FAQ
Î: Pot utiliza moduri TX/RX personalizate cu GTS PMA/FEC Direct PHY Intel FPGA IP în modul DS?
R: Modul DS este acceptat doar pentru protocoale simplex specificate și nu pentru modurile TX/RX personalizate cu GTS PMA/FEC Direct PHY Intel FPGA IP, cu excepția cazului în care parametrul regulilor de configurare PMA este setat la SDI sau HDMI.
Documente/Resurse
 |
Transceiver Intel E-Series 5 GTS [pdfGhid de utilizare Seria E, Seria D, Seria E 5 GTS Transceiver, Seria E, 5 GTS Transceiver, GTS Transceiver, Transceiver |